Siエピタキシー

Siエピタキシー - SemiceraのSiエピタキシーで優れたデバイス性能を実現し、高度な半導体アプリケーション用の精密成長シリコン層を提供します。

セミセラ 高品質を紹介します Siエピタキシー 今日の半導体業界の厳しい基準を満たすように設計されたサービス。エピタキシャルシリコン層は、電子デバイスのパフォーマンスと信頼性にとって重要であり、SIエピタキシーソリューションにより、コンポーネントが最適な機能を達成することが保証されます。

精密成長シリコン層 セミセラ 高性能デバイスの基礎は、使用される材料の品質にあることを理解しています。私たちの Siエピタキシー プロセスは細心の注意を払って制御され、並外れた均一性と結晶の完全性を備えたシリコン層を生成します。これらのレイヤーは、マイクロエレクトロニクスから高度な電力デバイスに至るまでのアプリケーションに不可欠であり、一貫性と信頼性が最重要です。

デバイスのパフォーマンス向けに最適化されています The Siエピタキシー Semiceraが提供するサービスは、デバイスの電気的特性を強化するように調整されています。欠陥密度が低い高純度のシリコン層を栽培することにより、コンポーネントが最高のパフォーマンスを発揮し、キャリアの可動性が向上し、電気抵抗率が最小限に抑えられます。この最適化は、現代のテクノロジーによって要求される高速および高効率の特性を達成するために重要です。

アプリケーションの汎用性 セミセラ’s Siエピタキシー CMOSトランジスタ、パワーMOSFET、双極ジャンクショントランジスタなど、幅広いアプリケーションに適しています。当社の柔軟なプロセスにより、高周波アプリケーションには薄いレイヤーが必要か、電源デバイス用の厚いレイヤーが必要かどうかにかかわらず、プロジェクトの特定の要件に基づいてカスタマイズできます。

優れた材料品質 品質は、セミセラで行うすべてのことの中心にあります。私たちの Siエピタキシー プロセスは、最先端の機器と技術を使用して、各シリコン層が純度と構造の完全性の最高水準を満たすことを保証します。この細部へのこだわりは、デバイスのパフォーマンスに影響を与える可能性のある欠陥の発生を最小限に抑え、より信頼性が高く、長期にわたるコンポーネントをもたらします。

イノベーションへのコミットメント セミセラ 半導体技術の最前線にとどまることに取り組んでいます。私たちの Siエピタキシー サービスは、このコミットメントを反映しており、エピタキシャル成長技術の最新の進歩を取り入れています。私たちはプロセスを継続的に改良し、業界の進化するニーズを満たすシリコン層を提供し、あなたの製品が市場で競争力を維持することを保証します。

ニーズに合わせてカスタマイズされたソリューション すべてのプロジェクトがユニークであることを理解する、 セミセラ カスタマイズされた提供 Siエピタキシー 特定のニーズに合わせてソリューション。特定のドーピングプロファイル、層の厚さ、または表面仕上げが必要な場合でも、私たちのチームはあなたと密接に連携して、正確な仕様を満たす製品を配信します。

アイテム

生産

研究

ダミー

クリスタルパラメーター

ポリタイプ

4H

表面向きエラー

4±0.15°

電気パラメーター

ドーパント

N型窒素

抵抗率

0.015-0.025OHM・CM

機械的パラメーター

直径

150.0±0.2mm

厚さ

350±25 µm

一次フラットオリエンテーション

[1-100]±5°

プライマリフラット長

47.5±1.5mm

二次フラット

なし

TTV

≤5 µm

≤10 µm

≤15 µm

LTV

≤3μm(5mm*5mm)

≤5μm(5mm*5mm)

≤10μm(5mm*5mm)

-15μm〜15μm

-35μm〜35μm

-45μm〜45μm

ワープ

≤35 µm

≤45 µm

≤55 µm

フロント(si-face)粗さ(AFM)

RA≤0.2nm(5μm*5μm)

構造

マイクロパイプ密度

<1 EA/CM2

<10 EA/CM2

<15 EA/CM2

金属の不純物

≤5E10atoms/cm2

Na

BPD

≤1500 EA/CM2

≤3000 EA/CM2

Na

TSD

≤500 EA/CM2

≤1000 EA/CM2

Na

フロント品質

フロント

si

表面仕上げ

SI-FACE CMP

粒子

≤60EA/ウェーハ(サイズ以上0.3μm)

Na

≤5EA/mm。累積長さ≤diameter

累積長さ2*直径

Na

オレンジの皮/ピット/染色/縞/亀裂/汚染

なし

Na

エッジチップ/インデント/骨折/ヘックスプレート

なし

ポリタイプの領域

なし

累積面積≤20%

累積面積以下30%

フロントレーザーマーキング

なし

バック品質

バックフィニッシュ

C-Face CMP

≤5EA/mm、累積長さ2*直径

Na

バック欠陥(エッジチップ/インデント)

なし

背中の粗さ

RA≤0.2nm(5μm*5μm)

バックレーザーマーキング

1 mm(上端から)

面取り

パッケージング

パッケージング

真空パッケージングを使用したEPIの準備

マルチワーファーカセットパッケージ

*注:「NA」とは、言及されていないリクエスト項目がSemi-STDを参照することはできないことを意味します。

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